VHDL设计在FPGA模块测试 & VDHL极限编程结合FPGA实物仿真

例如 先进行5 Port original Switch-Box Testing在这个设计中只该变测试接口add Local Bus Interface, add N_core_Address测试接口,其他保持不变。
the Change for ISE Synthezise:

1. add: library ethernet_lib;use ethernet_lib.all; in eth_controller.vhd.
2. add: \hardware\assists : av_hw_acc, IP_header_check
3. add: \hardware\building_blocks : cc_hw_acc, encoder
4. in ISE: Sythesize properties: Veliog file path: --> ethenet Path
5. use the new memory_interface.vhd and do some change to the ncore_wb.vhd: for example CPU_ID
   
6. add all CoreGen file to the ISE-directory
7. ISE libraries: change eth_port.vhd to ETHERNET.lib, change pe_cluster.vhd to URAT.lib

以上的内容对于读者并不重要，我只是记下来提醒自己：正确设置ISE是很重要，也是一点点学问和经验，以上例子表明，进行一个很简单的综合，在前期就要进行多达7步的搭配工作。测试常常需要很多不同的技巧，我这里是用XILINX CoreGenerator 生成储存文档，并和VHDL文件在ISE里进行综合，然后产生具有储存文档所描述功能的Bitstream。有时间的话，我将对XILINX CoreGenerator的使用进行说明。

这里所谓的"VDHL极限编程结合FPGA实物仿真"：就是利用eXtreme Programming的一部分思想进行VHDL编程。极限编程：从最简单的解决方式入手再通过不断重构达到更好的结果。这种方法与传统系统开发方式的不同之处在于，它只关注于对当前的需求来进行设计、编码，而不去理会明天、下周或者下个月会出现的需求。
具体步骤：

1. VHDL小系统的模拟（例：我的项目中：使用只有3个Ports的Switch Box系统在ModelSim进行模拟，这样可以提高模拟效率和速度）
2. FPGA大系统实物仿真（例：我的项目中：使用有5个Ports的Switch Box的原始系统在ISE进行综合，这样可以保证综合的正确性）
3. 在VHDL小系统的模拟验证正确的设计，直接放入大的系统，直接进行ISE综合，但是要仔细嵌入新的设计。
4. 重复以上步骤。